Estudos Especiais em Lógica Reconfigurável

Professores: Heitor S. Lopes e Carlos R.Erig Lima
Fase: 1/2005
Horário/Local:  quartas-feiras pela manhã, sala B303

 

  1. Alunos/trabalhos

  2. Aluno Bolsista Trabalho
    Alaor Juliano Permutador + Raiz quadrada
    Angelo Ohara FFT
    Juliano Norton Interface com memória flash
    Rafael César PID & PWM
    Cristiano Guilherme Alinhamento global de seqüências
    Pedro Guilherme Gerador de números aleatórios
    Copetti   NIOS II
    Ferlin   Arquiteturas paralelas
         

     

  3. Material de apoio

Material de aulas:
Aula 13-04-2005
Copetti 06-04-2005
Ferlin 16-03-2005
Ferlin 27-04-2005
Jory 03-05-05
Teses e Dissertações:
Implementação de uma CPU Tolerante a Falhas em Lógica Programável - Ricardo Jasinski (CPGEI/CEFET-PR)
Uma abordagem de hardware para algoritmos de comparação de seqüências baseados em programação dinâmica - Luis G.A. Carvalho (Universidade de Brasília)
Evolution on FPGAs for feature extraction - Reid Porter (Queensland University of Technology)
A Reconfigurable Processor for Biomolecular Sequence Processing - Emeka Mosanya (Ècole Polytechnique Federal de Lausanne)
Parallel and Distributed GP models with application to Logic Synthesis on FPGAs - Francisco F.V.Cáceres (Universidad de Extremadura)
OneChip: An FPGA Processor With Reconfigurable Logic - Ralf Wittig (University of Toronto)
Application-Specific Instruction-Set Architectures for Embedded DSP Applications - Mazen Saghir (University of Toronto)
Techniques for Timing Closure on High-Speed Field Programmable Gate Arrays - Deshanand Singh (University of Toronto)
Evaluation of the OneChip Reconfigurable Processor - Jorge Carrillo Esparza (University of Toronto)
A Field-Programmable Mixed-Analog-Digital Array - Paul Chow (University of Toronto)
Artigos e outros documentos:
Livros
Artigos:
A synthesizable VHDL coding of a genetic algorithm - Scott, Seth, Samal, 1997
Reconfigurable Molecular Dynamics Simulator - Azizi, Juon, Egier et al.
Documentos:
Altera UP3 Board Resources local
SOPC
Pin Information for the Cyclone™ EP1C6 Device
ByteBlaster II Download Cable
UP2 Education Kit Manual
Implementing Multipliers in FPGA Devices
Interfacing DDR SDRAM with Cyclone Devices
Interfacing DDR & DDR2 SDRAM With Cyclone II Devices
Cyclone Device Handbook, vol. 1 e vol. 2